At Rambus, we create cutting-edge semiconductor and IP products, spanning memory and interfaces to security, smart sensors and lighting.
LPDDR 内存控制器 IP
Rambus LPDDR5/5X 和 LPDDR4/4X 数字控制器为包括手机、汽车、物联网 (IoT) 和边缘网络设备在内的低功耗应用提供高内存带宽和吞吐量。
产品简介LPDDR 控制器 IP
| 特点 | LPDDR5 /LPDDR5X | LPDDR4/ LPDDR4X |
|---|---|---|
| 数据速率 (Gbps) | 6.4 / 8.5 | 3.2 / 4.266 |
| 内存时钟运行 (MHz) | 800/1066 | 800/1066 |
| 设备密度（每通道每列） | 高达并包括 32Gb | 高达并包括 16Gb |
| DQ 支持 | 16 或 32 位 | 32 位 |
| ECC 支持 | 内联 ECC（也称为链路 ECC） | 内联 ECC |
| ECC 擦除器 | 支持 | 支持 |
| 存储体管理 | 监控每个存储体的状态 – 每个受监控列 16 个存储体，并有助于最小化存取延迟 | 监控每个存储体的状态 – 每个受监控列 8 个存储体，并有助于最小化存取延迟 |
| 存储体刷新 | 是 | 是 |
| 优化性能和吞吐量 | 基于队列的用户接口，内置重排序调度程序 | 基于队列的用户接口，带附加重排序调度程序 |
| 存储寄存器的奇偶校验保护 | 是 | 是 |
| 前视激活，预充电和自动预充电逻辑 | 是 | 是 |
| PHY 接口 | DFI 5.1 | DFI 5.0 |
| 多列 | 是（最多 4 个） | 是（最多 4 个） |
| WCK:CK 比率 | 4:1 | |
| CK:DFI_CLK 比率 | 1:1 | 2:1 |
| 模式支持 | x16 和 x8 | x16 |
| 数据总线反转（读取和/或写入） | 是 | 是 |
| 模式寄存器写入 (MRW) 和模式寄存器读取 (MRR) | 是 | 是 |
| 自刷新和断电模式 | 是 | 是 |
| ZQ 校准 | 基于命令（手动和自动）和背景 | 基于命令（手动或自动） |
| 附加核心 | AXI 核心总线接口 多端口前端 内联 ECC 高级 RMW 内存测试/高级内存测试 内存分析器 | AXI 核心总线接口 多端口前端 重排序 内联 ECC RMW 内存测试 内存分析器 |
LPDDR5 内存控制器运行
LPDDR5 控制器使用简单的本地接口接受命令，并将其转换为 LPDDR5 设备所需的命令序列。该核心还能够执行所有初始化、刷新和断电功能。
核心使用存储体管理逻辑监控每个 LPDDR 存储体的状态。存储体仅在必要时打开或关闭，以最小化存取延迟。
核心会在命令队列中将多个命令排队。这将允许到高度随机的地址位置的短传输以及到连续地址空间的更长传输实现最优带宽利用率。命令队列还用于适时地执行前视激活、预充电和自动预充电，进一步提高总体吞吐量。
可以选择随核心交付 AXI 核心总线接口、多端口前端和内联 ECC 核心等附加核心。该核心以与目标 LPDDR5 PHY 集成并经过验证的方式交付。
LPDDR5 为日益增长的一系列应用提供高带宽
LPDDR 最初是为手机和笔记本电脑设计的，鉴于其带宽和低功耗特性，日益成为物联网、汽车、边缘计算和数据中心领域的应用的理想内存选择。第五代 LPDDR5 将 x32 DRAM 设备的数据速率提升到 6.4 Gbps，并将带宽提升到 25.6 GB/s。在本部分中，Rambus 及其合作伙伴 OpenFive 和 Avery Design Systems 将讨论其高性能、高质量、可配置的 LPDDR5 解决方案。
可交付成果
服务
可交付成果
- 控制器（源代码）
- 测试台（源代码）
- 完整文档
服务
- 专家技术支持
- 维护更新
- 自定义
- SoC 集成
![Read PCI Express 5 vs. 4: What’s New? [Everything You Need to Know]](https://www.rambus.com/wp-content/uploads/2020/01/PCI-express-5-Blog-Primer-resource-library.jpg)
