At Rambus, we create cutting-edge semiconductor and IP products, spanning memory and interfaces to security, smart sensors and lighting.
PCIe 6.0 控制器
PCI Express® (PCIe®) 6.0 控制器是可配置和可扩展的控制器 IP，专为 ASIC 的实施而设计。该控制器支持 PCIe 6.0 规范，包括 64 GT/s 数据速率、PAM4 信令、FLIT 模式和 L0p 功耗状态。SoC 设计人员在创建需要在系统（包括 HPC、云计算、人工智能/机器学习 (AI/ML)、企业存储、网络和汽车）中传输大量数据的下一代芯片时，PCIe 6.0 架构将非常关键。
联系人
PCIe 控制器 6.0PCIe 6.0 控制器工作原理
PCIe 6.0 控制器向后兼容 PCIe 5.0、4.0 和 3.1/3.0 规范。其支持 6.x 版的 PCI Express PHY 接口 (PIPE) 规范。这款控制器提供了一个高效率的发射器 (Tx) 和接收器 (Rx) 接口，具有可配置的总线宽度。该 IP 旨在满足众多客户和行业用例的需求，支持端点、根端口、交换端口和双模式拓扑结构配置，可提供多种不同的使用模式。所提供的图形用户界面 (GUI) 向导使设计人员可以通过启用、禁用和调整大量参数，来根据他们的具体要求设定使用该 IP。
The controller can be delivered standalone or integrated with the customer’s choice of PCIe 6 PIPE compliant SerDes. It can also be provided with example reference designs for integration with FPGA SerDes.
数据中心的发展演变：借助 PCI Express 6.0 实现向 64 GT/s 信令速率的跃进
PCIe 接口是计算机通信系统的重要组成部分，能够通过高带宽以及低延迟性在各个计算节点（如 CPU、GPU、FPGA 和特定工作负载的加速器）之间实现数据的传输。随着 AI/ML 训练等高级工作负载的带宽需求急剧上升，PCIe 6.0 将信号传输速度提升至 64 GT/s，并在标准中做出了一些迄今为止最大的改变。
解决方案产品
PCI Express 层
- 根据最新 PCI Express 6.0 (64 GT/s)、5.0 (32 GT/s)、4.0 (16 GT/s)、3.1/3.0 (8 GT/s) 和 PIPE 6.x（8、16、32、64 和 128 位）规范设计
- 支持 SerDes 架构 PIPE 10b/20b/40b/80b 位宽
- 支持原始 PIPE 8b/16b/32b/64b/128b 位宽
- 符合 PCI-SIG 单根 I/O 虚拟化 (SR-IOV) 规范
- 在 FLIT 和非 FLIT 模式中支持多虚拟通道 (VC)
- 支持端点、根端口、双模、交换端口配置
- 支持 PCIe 6.0 到 PCIe 1.0 速度
- 支持前向纠错 (FEC) – 用于实现低延迟的轻量级算法
- 支持 L0p 低功耗模式
- 针对数据路径的至多 4 位奇偶校验保护
- 支持门控时钟和电源门控
- RAS 功能包括 LTSSM 定时器覆盖、ACK/NAK/重播/UpdateFC 定时器覆盖、解码的 PIPE 接口访问、接收和发送路径上的错误注入、恢复详细状态等，允许在任务关键型 SoC 中安全可靠地部署 IP
用户接口层
- 原生 256/512/1024 位发送/接收接口
- 用户可选择的事务/应用层时钟频率
- PCIe 配置访问、内部状态监控、调试等的边带信令
- 可选事务层旁路
完整性和数据加密 (IDE)- 可选
- 实施 PCI Express IDE ECN
- 可配置的 IDE 引擎
- PCIe IDE 的可配置数据总线
- 针对差异化工艺节点，提供可配置管道阶段，用于实现最佳成本和性能平衡
- 支持控制和滑动模式
- 支持多流
- 利用高性能 AES-GCM 进行加密、解密、验证
- 1、2、4、8 个 TLP 的 PCIe IDE TLP 聚合
- PCIe IDE 自动 IDE 前缀插入和检测
- PCIe IDE 自动 IDE 同步/失败消息生成
- PCRC 计算和验证
- 高效键控/刷新
- 旁路模式
独家特点和功能
- 内部数据路径大小基于最大链路速度和宽度自动扩展或缩减，以减少门数并实现最优吞吐量
- 可动态调整的应用层频率，低至 8Mhz，以改善节能
- 可选的 MSI/MSI-X 寄存器重映射到内存，在实施 SR-IOV 时减少门数
- 利用可配置的管道，可以实现在 Intel 和 Xilinx FPGA 上全速运行，以及对产品FPGA 设计的全面支持（在支持时）
- 超低发送和接收延迟（不包括PHY）
- 利用接收端（接收流）智能缓冲器管理，可以在应用逻辑中实现自定义信用管理方案
- 利用合并重放和发送缓冲器，可实现更低的内存占用
- 高级可靠性、可用性、可维护性 (RAS) 功能，包括 LTSSM 定时器覆盖、ACK/NAK/重放/UpdateFC 定时器覆盖、解码的 PIPE 接口访问、接收和发送路径上的错误注入、恢复详细状态等，允许在任务关键型 SoC 中安全可靠地部署 IP
- 可选事务层旁路允许客户专用事务层和应用层
- 可选的 QuickBoot 模式使链路训练速度提升至 4 倍，将系统级别模拟时间缩短 20%
IP 文件
- Verilog RTL 源代码
- 功能模拟的库
- 配置助手 GUI（向导）
文档
- IP 参考手册
- 入门指南
PCI Express 总线功能模型
- 加密模拟库
参考设计
- 可综合 Verilog RTL 源代码
- 模拟环境和测试脚本
- 综合项目和 DC 约束文件 (ASIC)
- 支持的 FPGA 硬件平台 (FPGA) 的综合项目和约束文件
高级设计集成服务：
- 集成商业和专有 PCIe PHY IP
- 自定义 PCIe PCS 层的开发和验证
- 自定义控制器 IP 以添加客户特定功能
- 生成自定义参考设计
- 生成自定义验证环境
- 设计/架构审核和咨询
